芯片是怎么造出来的？良率怎么计算？
一、
石头怎么变成芯片
怎么用一块普通的石英岩，造出一个价值连城的芯片？
处理这个石头的第一步是从提纯到变态。先把石英岩砸成砂，再经过高温熔炼、化学洗炼，最后得掏出一根纯度接近100%的单晶硅锭。这根硅柱子有几百公斤重，然后用特制的金刚石锯片，把它切成直径300毫米、薄得只有0.75毫米的圆片，也就是咱们说的晶圆。这晶圆的表面得抛得比镜子还光，误差控制在0.1纳米以内，背面还要刻上专属序列号，留个小缺口当指个方向，不然后续机器都不知道该从哪下手。
到这还只是原材料预处理，造一颗高端CPU，得几百台设备，几千道工序。而且干活的车间比手术室干净几百倍，你肉眼看不见的一粒灰尘，掉在晶圆上，就可能让上面几十亿个晶体管中的一个短路，整颗芯片直接报废。所以哪怕做到这份上，完美的晶圆还是少得可怜，这就是为啥芯片要分级：晶圆上缺陷最少的一块用来做顶级的i9；稍差点的给i7、i5；那些有瑕疵但还能凑合用的，就做成i3。相当于不同的品相有不同的价格。
要是把芯片放大10万倍，你会发现它根本不是一块扁平的板子，而是一个层层叠叠的微型摩天大楼。楼里的居民就是晶体管，比如5纳米工艺的晶体管，尺寸只有36×6×52纳米，俩晶体管之间的距离才57纳米，比头发丝的万分之一还细，跟细胞里的线粒体比起来都算小个子。这座楼得盖一百多层，每一层都是金属导线和绝缘体交替叠加，层与层之间的线路还要精准对接，不能出半点差错，不然整座楼都废了。
建这个楼的人就是光刻机。它有点像小时候玩的晒照片，但精度和难度直接拉满。首先得有一张底片，也就是光掩膜，上面刻着设计好的电路图案，这些线条细到比头发丝细上万倍。但线条越细，需要的光就越特殊。因为普通的光波长太长，根本刻不出这么精细的图案，所以工程师得自己造光。
先在真空环境里，用比切割金属的激光还强15倍的光束，去打那些高温熔化的金属锡液滴。锡液滴被击中的瞬间，会直接气化变成等离子体，这时释放出波长极短的EUV（极紫外光）。但这束光一碰到空气就会被吸收，所以光刻机内部必须保持绝对真空，还得用特制的反射镜来引导它。让这束光精准落在晶圆上的难度，相当于我们从月球发射一束激光，正好击中地球上某个人的手指。
光有光还不够，得有感光涂料配合，也就是光刻胶。先在晶圆表面涂一层均匀的光刻胶，烤干去掉杂质，再送进光刻机。EUV光透过光掩膜上的图案，照到光刻胶上，被照射到的部分会自动脱落，没被照到的就牢牢粘在晶圆上。接下来把晶圆泡进腐蚀液里，没被光刻胶保护的硅片部分会被蚀出沟槽，再把剩下的光刻胶洗掉，一层电路的雏形就出来了。
但硅本身导电性能一般，所以得给沟槽镀铜——不过不能直接镀，得先加一层阻挡层，防止铜原子渗进硅片里搞破坏。等沟槽填满铜，再用超纯水反复冲洗，用氮气烘干，避免残留的灰尘导致晶体管短路，这一层才算真正完工。但是还早，芯片有一百多层线路，这套流程得原封不动地重复一百多次，每一次的精度都不能打折扣。
二、
良率怎么计算
在代工这行，成熟制程的良率早就成了关键。拿中芯国际来说，它的28nm工艺良率已经冲到了94-96%，稳稳在中低端代工市场站住了脚；就连14nm工艺的良率也突破了90%，现在国产AI训练芯片的量产基本都能撑得起来。
但到了先进制程上，良率的差距就拉开企业之间的身位了。台积电的2nm（N2）工艺量产良率已经干到了70%以上，有些客户反馈甚至接近75%，靠着这个，苹果、英伟达这些顶级客户全都抢着下单，产能已经排到了2027年。反观三星，虽然嘴上喊着SF2工艺“良率85%”，但实际量产下来平均也就40%到50%，跟台积电一比，差距一眼就看出来了。
从FinFET换成GAA，算是晶体管结构的一次大换血，三家厂商都在摸着石头过河。台积电仗着之前FinFET玩得好，技术又稳，良率冲在最前。最新消息说N2良率快到80%了。英特尔的18A工艺（大概50%-55%）想靠背面供电技术抄近道，结果反而让良率爬坡更费劲。三星SF2（大概40%）呢，当个先行者，还在啃GAA技术的硬骨头。
EUV这玩意虽然提升了精度，但光子少得可怜还特别随机，搞得到处都是线边毛糙，所以2nm以下芯片很容易出问题，这个只能在工艺上去控制了，家家有本难念的经。中芯国际没EUV光刻机，硬是用DUV多重曝光搞出等效7nm的制程，算个大突破。但得加好多次曝光，工序上增加 30%、成本高出 50%。
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厂商 |
良率情况 |
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中芯国际-28nm |
良率稳定在94%-96%，与行业顶尖水平的差距已缩小至3个百分点以内，月产能和全球市占率领先。 |
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中芯国际-14nm |
良率突破90%，能够稳定量产并满足AI训练芯片等中高端需求。 |
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台积电-N2(2nm) |
量产良率突破70%，遥遥领先，包揽了苹果、英伟达、AMD等几乎所有顶级客户的订单，产能都排到2027年。 |
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三星-SF2(2nm) |
实际量产平均良率约为40%-50%，远低于台积电。 |
芯片面积对良率的影响是不会变的，面积越大，良率越掉。所以聊良率得看具体啥芯片：台积电做小面积的SRAM测试芯片，良率能飙到90%以上；但要是做英伟达那种800多mm²的大AI芯片，良率肯定掉得狠，能到30%就算顶天了。
行业内计算良率（缺陷密度）是用的统计模型，目前演变出来有四个。
（一）泊松模型
泊松模型是缺陷随机分布的基础假设，计算公式为：
这个方法比较古早了，1960 年代末出现的
适用两个场景
1、中小面积芯片，CPU、移动处理器这种：
英特尔18A工艺在 时，114mm²（1.14cm²）芯片的理论良率= ，与实际测算的64.4%存在差距，因为这个模型对边缘缺陷不敏感，泊松是假设缺陷在晶圆上均匀随机分布。
这种统计策略过于乐观，它没有考虑晶圆边缘缺陷集中效应，对于大芯片肯定是不行的。
（二）墨菲模型
墨菲模型（Murphy Model）就是对这些边缘缺陷做一个修正，它是1980 年代末提出的。假设缺陷密度 服从对称三角分布，均值为 ，良率计算公式为：
这个模型其实更符合生产中边缘缺陷率高的情况，也就是晶圆边缘缺陷密度通常比中心高30%-50%。
（三）Seed模型
两个应用场景：
2、功率器件
碳化硅MOSFET的缺陷是因为外延层中的位错聚集是局部集群的。传统泊松模型假设缺陷独立随机分布，而Seed模型考虑了缺陷聚集效应，其预测良率通常比泊松模型低10-15。
问题是这个模型对缺陷分布假设严格，需通过历史数据验证指数分布适用性，而且没有考虑光刻缺陷影响后续刻蚀，这个属于工艺步骤间的缺陷传导。
（四）波色-爱因斯坦模型
适用场景：
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再谈一谈10月9日的稀土出口新规定。
三、
10.9稀土出口新规
2025年10月9日，中国商务部发布两项稀土出口管制公告，规定从12月1日起，含有0.1%及以上中国重稀土成分的境外磁体和半导体材料，再出口时必须获得中方批准。
谁也没想到，一颗微小的稀土原子，能让全球顶尖的半导体巨头陷入两难。大陆稀土出口新规生效后，台积电 5nm 芯片的生产突然卡了壳，他的核心材料镧的纯度需求刚好超出管制标准0.5个百分点，想继续量产，必须先过大陆的许可审批关。 稀土在高端制造中是比较关键的。拿镧来说，这个是用在 5nm 芯片的栅极层原子沉积工艺中的，它能让电子迁移率提升 20%，让晶体管开关速度加快 15%，更能将芯片漏电量压低到惊人的 1/11 亿安培。对台积电而言，每片价值 1.5 万美元的晶圆仅需 2.3 毫克镧。大陆能稳定供应 99.9999% 纯度的镧，而日本最高只能达到 99.99%，这一点点的差距能让芯片良率下降 3 个百分点，在半导体行业可以说是生死线。
全球高纯镧的产量，大陆占了 87% 的绝对份额，剩下的 13% 由法国公司把控，可其生产原料还是要从中国包头的稀土矿进口。而且镧全程要在惰性气体保护下运输，一旦接触空气就会氧化报废。从包头到金门再到台湾的海运路线，是成本最低、纯度最有保障的选择。如果强行改走日本中转，运输成本会暴涨5倍，纯度还会因为多次转运进一步下降。台积电喊了半天的 “去大陆化”，其实是放弃最稳定的供应链，等于自断生路。
这次出口管制将镧的纯度标准卡在 99.999%，而台积电的5纳米工艺恰好需要 99.9995%。要弥补这一点点纯度差，需要额外增加18道精炼工序，美国半导体协会算过一笔账，光是重新设计适配的 107 道制程，成本就超过40亿美元。更讽刺的是，这些替代制程的核心专利，80% 都握在中科院手里，想绕开根本不可能。
除了台积电 5nm 工艺因高纯镧短缺陷入停滞，三星、SK 海力士这些巨头也面临氮化镓、锗等关键材料的供应危机。据彭博社测算，如果中国全面暂停相关材料出口，全球半导体产能可能下降 15%-20%，部分高端产品生产将停滞6个月以上。
内容转载自“小叶投研”信息来源：
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